translate_arm/extension: Invert conditionals where applicable
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@ -13,170 +13,217 @@ static IR::U32 Rotate(A32::IREmitter& ir, Reg m, SignExtendRotation rotate) {
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return ir.RotateRight(ir.GetRegister(m), ir.Imm8(rotate_by), ir.Imm1(0)).result;
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return ir.RotateRight(ir.GetRegister(m), ir.Imm8(rotate_by), ir.Imm1(0)).result;
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}
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}
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// SXTAB<c> <Rd>, <Rn>, <Rm>{, <rotation>}
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bool ArmTranslatorVisitor::arm_SXTAB(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_SXTAB(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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if (d == Reg::PC || m == Reg::PC)
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if (d == Reg::PC || m == Reg::PC) {
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return UnpredictableInstruction();
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return UnpredictableInstruction();
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// SXTAB <Rd>, <Rn>, <Rm>, <rotate>
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if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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auto reg_n = ir.GetRegister(n);
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auto result = ir.Add(reg_n, ir.SignExtendByteToWord(ir.LeastSignificantByte(rotated)));
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ir.SetRegister(d, result);
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}
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}
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if (!ConditionPassed(cond)) {
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return true;
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}
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const auto rotated = Rotate(ir, m, rotate);
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const auto reg_n = ir.GetRegister(n);
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const auto result = ir.Add(reg_n, ir.SignExtendByteToWord(ir.LeastSignificantByte(rotated)));
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ir.SetRegister(d, result);
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return true;
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return true;
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}
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}
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// SXTAB16<c> <Rd>, <Rn>, <Rm>{, <rotation>}
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bool ArmTranslatorVisitor::arm_SXTAB16(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_SXTAB16(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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if (d == Reg::PC || m == Reg::PC)
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if (d == Reg::PC || m == Reg::PC) {
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return UnpredictableInstruction();
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return UnpredictableInstruction();
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// SXTAB16 <Rd>, <Rn>, <Rm>, <rotate>
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if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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auto low_byte = ir.And(rotated, ir.Imm32(0x00FF00FF));
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auto sign_bit = ir.And(rotated, ir.Imm32(0x00800080));
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auto addend = ir.Or(low_byte, ir.Mul(sign_bit, ir.Imm32(0x1FE)));
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auto result = ir.PackedAddU16(addend, ir.GetRegister(n)).result;
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ir.SetRegister(d, result);
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}
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}
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if (!ConditionPassed(cond)) {
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return true;
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}
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const auto rotated = Rotate(ir, m, rotate);
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const auto low_byte = ir.And(rotated, ir.Imm32(0x00FF00FF));
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const auto sign_bit = ir.And(rotated, ir.Imm32(0x00800080));
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const auto addend = ir.Or(low_byte, ir.Mul(sign_bit, ir.Imm32(0x1FE)));
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const auto result = ir.PackedAddU16(addend, ir.GetRegister(n)).result;
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ir.SetRegister(d, result);
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return true;
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return true;
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}
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}
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// SXTAH<c> <Rd>, <Rn>, <Rm>{, <rotation>}
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bool ArmTranslatorVisitor::arm_SXTAH(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_SXTAH(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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if (d == Reg::PC || m == Reg::PC)
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if (d == Reg::PC || m == Reg::PC) {
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return UnpredictableInstruction();
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return UnpredictableInstruction();
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// SXTAH <Rd>, <Rn>, <Rm>, <rotate>
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if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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auto reg_n = ir.GetRegister(n);
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auto result = ir.Add(reg_n, ir.SignExtendHalfToWord(ir.LeastSignificantHalf(rotated)));
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ir.SetRegister(d, result);
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}
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}
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if (!ConditionPassed(cond)) {
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return true;
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}
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const auto rotated = Rotate(ir, m, rotate);
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const auto reg_n = ir.GetRegister(n);
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const auto result = ir.Add(reg_n, ir.SignExtendHalfToWord(ir.LeastSignificantHalf(rotated)));
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ir.SetRegister(d, result);
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return true;
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return true;
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}
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}
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// SXTB<c> <Rd>, <Rm>{, <rotation>}
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bool ArmTranslatorVisitor::arm_SXTB(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_SXTB(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
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||||||
if (d == Reg::PC || m == Reg::PC)
|
if (d == Reg::PC || m == Reg::PC) {
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return UnpredictableInstruction();
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return UnpredictableInstruction();
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// SXTB <Rd>, <Rm>, <rotate>
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if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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auto result = ir.SignExtendByteToWord(ir.LeastSignificantByte(rotated));
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ir.SetRegister(d, result);
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}
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}
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if (!ConditionPassed(cond)) {
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return true;
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|
}
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const auto rotated = Rotate(ir, m, rotate);
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const auto result = ir.SignExtendByteToWord(ir.LeastSignificantByte(rotated));
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ir.SetRegister(d, result);
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return true;
|
return true;
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}
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}
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// SXTB16<c> <Rd>, <Rm>{, <rotation>}
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bool ArmTranslatorVisitor::arm_SXTB16(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_SXTB16(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
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||||||
if (d == Reg::PC || m == Reg::PC)
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if (d == Reg::PC || m == Reg::PC) {
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return UnpredictableInstruction();
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return UnpredictableInstruction();
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// SXTB16 <Rd>, <Rm>, <rotate>
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if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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auto low_byte = ir.And(rotated, ir.Imm32(0x00FF00FF));
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auto sign_bit = ir.And(rotated, ir.Imm32(0x00800080));
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auto result = ir.Or(low_byte, ir.Mul(sign_bit, ir.Imm32(0x1FE)));
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ir.SetRegister(d, result);
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}
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}
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if (!ConditionPassed(cond)) {
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return true;
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}
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const auto rotated = Rotate(ir, m, rotate);
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const auto low_byte = ir.And(rotated, ir.Imm32(0x00FF00FF));
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const auto sign_bit = ir.And(rotated, ir.Imm32(0x00800080));
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|
const auto result = ir.Or(low_byte, ir.Mul(sign_bit, ir.Imm32(0x1FE)));
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ir.SetRegister(d, result);
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return true;
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return true;
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}
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}
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// SXTH<c> <Rd>, <Rm>{, <rotation>}
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bool ArmTranslatorVisitor::arm_SXTH(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_SXTH(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
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if (d == Reg::PC || m == Reg::PC)
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if (d == Reg::PC || m == Reg::PC) {
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return UnpredictableInstruction();
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return UnpredictableInstruction();
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// SXTH <Rd>, <Rm>, <rotate>
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if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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auto result = ir.SignExtendHalfToWord(ir.LeastSignificantHalf(rotated));
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ir.SetRegister(d, result);
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}
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}
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if (!ConditionPassed(cond)) {
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return true;
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}
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const auto rotated = Rotate(ir, m, rotate);
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const auto result = ir.SignExtendHalfToWord(ir.LeastSignificantHalf(rotated));
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ir.SetRegister(d, result);
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return true;
|
return true;
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}
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}
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// UXTAB<c> <Rd>, <Rn>, <Rm>{, <rotation>}
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bool ArmTranslatorVisitor::arm_UXTAB(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_UXTAB(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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||||||
if (d == Reg::PC || m == Reg::PC)
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if (d == Reg::PC || m == Reg::PC) {
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return UnpredictableInstruction();
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return UnpredictableInstruction();
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// UXTAB <Rd>, <Rn>, <Rm>, <rotate>
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if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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auto reg_n = ir.GetRegister(n);
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||||||
auto result = ir.Add(reg_n, ir.ZeroExtendByteToWord(ir.LeastSignificantByte(rotated)));
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ir.SetRegister(d, result);
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}
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}
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if (!ConditionPassed(cond)) {
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return true;
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|
}
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const auto rotated = Rotate(ir, m, rotate);
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||||||
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const auto reg_n = ir.GetRegister(n);
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|
const auto result = ir.Add(reg_n, ir.ZeroExtendByteToWord(ir.LeastSignificantByte(rotated)));
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||||||
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ir.SetRegister(d, result);
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||||||
return true;
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return true;
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}
|
}
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// UXTAB16<c> <Rd>, <Rn>, <Rm>{, <rotation>}
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||||||
bool ArmTranslatorVisitor::arm_UXTAB16(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_UXTAB16(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
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||||||
if (d == Reg::PC || m == Reg::PC || n == Reg::PC)
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if (d == Reg::PC || m == Reg::PC || n == Reg::PC) {
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return UnpredictableInstruction();
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return UnpredictableInstruction();
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|
}
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// UXTAB16 <Rd>, <Rn>, <Rm>, <rotate>
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if (!ConditionPassed(cond)) {
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if (ConditionPassed(cond)) {
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return true;
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auto rotated = Rotate(ir, m, rotate);
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}
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const auto rotated = Rotate(ir, m, rotate);
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auto result = ir.And(rotated, ir.Imm32(0x00FF00FF));
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auto result = ir.And(rotated, ir.Imm32(0x00FF00FF));
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||||||
auto reg_n = ir.GetRegister(n);
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const auto reg_n = ir.GetRegister(n);
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||||||
result = ir.PackedAddU16(reg_n, result).result;
|
result = ir.PackedAddU16(reg_n, result).result;
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||||||
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||||||
ir.SetRegister(d, result);
|
ir.SetRegister(d, result);
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}
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return true;
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return true;
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}
|
}
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||||||
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// UXTAH<c> <Rd>, <Rn>, <Rm>{, <rotation>}
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||||||
bool ArmTranslatorVisitor::arm_UXTAH(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
|
bool ArmTranslatorVisitor::arm_UXTAH(Cond cond, Reg n, Reg d, SignExtendRotation rotate, Reg m) {
|
||||||
if (d == Reg::PC || m == Reg::PC)
|
if (d == Reg::PC || m == Reg::PC) {
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||||||
return UnpredictableInstruction();
|
return UnpredictableInstruction();
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||||||
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||||||
// UXTAH <Rd>, <Rn>, <Rm>, <rotate>
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||||||
if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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auto reg_n = ir.GetRegister(n);
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auto result = ir.Add(reg_n, ir.ZeroExtendHalfToWord(ir.LeastSignificantHalf(rotated)));
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ir.SetRegister(d, result);
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}
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}
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if (!ConditionPassed(cond)) {
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||||||
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return true;
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|
}
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const auto rotated = Rotate(ir, m, rotate);
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||||||
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const auto reg_n = ir.GetRegister(n);
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||||||
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const auto result = ir.Add(reg_n, ir.ZeroExtendHalfToWord(ir.LeastSignificantHalf(rotated)));
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||||||
|
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||||||
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ir.SetRegister(d, result);
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return true;
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return true;
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}
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}
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||||||
|
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||||||
|
// UXTB<c> <Rd>, <Rm>{, <rotation>}
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||||||
bool ArmTranslatorVisitor::arm_UXTB(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
|
bool ArmTranslatorVisitor::arm_UXTB(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
|
||||||
if (d == Reg::PC || m == Reg::PC)
|
if (d == Reg::PC || m == Reg::PC) {
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||||||
return UnpredictableInstruction();
|
return UnpredictableInstruction();
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||||||
|
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||||||
// UXTB <Rd>, <Rm>, <rotate>
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||||||
if (ConditionPassed(cond)) {
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||||||
auto rotated = Rotate(ir, m, rotate);
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auto result = ir.ZeroExtendByteToWord(ir.LeastSignificantByte(rotated));
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ir.SetRegister(d, result);
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}
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}
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||||||
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if (!ConditionPassed(cond)) {
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||||||
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return true;
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|
}
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const auto rotated = Rotate(ir, m, rotate);
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||||||
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const auto result = ir.ZeroExtendByteToWord(ir.LeastSignificantByte(rotated));
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||||||
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ir.SetRegister(d, result);
|
||||||
return true;
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return true;
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}
|
}
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|
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||||||
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// UXTB16<c> <Rd>, <Rm>{, <rotation>}
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||||||
bool ArmTranslatorVisitor::arm_UXTB16(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
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bool ArmTranslatorVisitor::arm_UXTB16(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
|
||||||
if (d == Reg::PC || m == Reg::PC)
|
if (d == Reg::PC || m == Reg::PC) {
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||||||
return UnpredictableInstruction();
|
return UnpredictableInstruction();
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||||||
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||||||
// UXTB16 <Rd>, <Rm>, <rotate>
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||||||
if (ConditionPassed(cond)) {
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auto rotated = Rotate(ir, m, rotate);
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||||||
auto result = ir.And(rotated, ir.Imm32(0x00FF00FF));
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||||||
ir.SetRegister(d, result);
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}
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}
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||||||
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if (!ConditionPassed(cond)) {
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||||||
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return true;
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||||||
|
}
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||||||
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||||||
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const auto rotated = Rotate(ir, m, rotate);
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||||||
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const auto result = ir.And(rotated, ir.Imm32(0x00FF00FF));
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||||||
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||||||
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ir.SetRegister(d, result);
|
||||||
return true;
|
return true;
|
||||||
}
|
}
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||||||
|
|
||||||
|
// UXTH<c> <Rd>, <Rm>{, <rotation>}
|
||||||
bool ArmTranslatorVisitor::arm_UXTH(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
|
bool ArmTranslatorVisitor::arm_UXTH(Cond cond, Reg d, SignExtendRotation rotate, Reg m) {
|
||||||
if (d == Reg::PC || m == Reg::PC)
|
if (d == Reg::PC || m == Reg::PC) {
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||||||
return UnpredictableInstruction();
|
return UnpredictableInstruction();
|
||||||
|
|
||||||
// UXTH <Rd>, <Rm>, <rotate>
|
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||||||
if (ConditionPassed(cond)) {
|
|
||||||
auto rotated = Rotate(ir, m, rotate);
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||||||
auto result = ir.ZeroExtendHalfToWord(ir.LeastSignificantHalf(rotated));
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ir.SetRegister(d, result);
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|
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}
|
}
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||||||
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|
if (!ConditionPassed(cond)) {
|
||||||
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return true;
|
||||||
|
}
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||||||
|
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||||||
|
const auto rotated = Rotate(ir, m, rotate);
|
||||||
|
const auto result = ir.ZeroExtendHalfToWord(ir.LeastSignificantHalf(rotated));
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||||||
|
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||||||
|
ir.SetRegister(d, result);
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return true;
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return true;
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}
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}
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||||||
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